1樓：匿名使用者
verilog三段式狀態機中，只有時序邏輯部分的訊號會生成暫存器。
「在always塊內賦值的變數是reg型的，不一定都是暫存器嗎？」
是的，有的會被綜合器綜合掉，有的會被綜合成所存器，具體情況具體分析。
樓主可以通過rtl viewer工具（ise）檢視狀態機被綜合後的邏輯框圖。
2樓：樂遊神州
你要知道，暫存器是時序邏輯，需要時鐘控制的，鎖存器是組合邏輯。狀態機屬於時序邏輯，你只是把它分開了，也就是說有限狀態機又可以認為是組合邏輯和暫存器邏輯的一種組合。所以分開的那個還是有時鐘去控制為暫存器。
而單獨always @ (*) 的話，就只能是組合邏輯對應鎖存器了。
所以呢！區分是要看是否收到時鐘控制。 當然時序邏輯中 if……else ，case 不完整時會產生鎖存器。
總之組合邏輯不會產生暫存器， 時序邏輯中可以包含組合邏輯和暫存器（即可包含鎖存器和暫存器） 說的還不是很具體，但基本應該能了解一些，希望對lz有所幫助！！
3樓：
這個語句裡面賦值應該是提示你產生鎖存器的。因為這個是組合邏輯了，容易產生鎖存器。你的alwasy塊描述的是時序的話，會產生暫存器，描述的是組合邏輯的話就很容易產生所存了，都是存貯單元。
verilog 三段式狀態機求助？
4樓：hua麗de轉身
我覺得理論上第三個抄可以是
bai時序的也可以是組合du的，但是大多數都是用時序zhi的，其實三段式就是乙個模組描
dao述同步狀態轉移也就是次態暫存器遷移到現態暫存器（你的第乙個） 在乙個模組採用組合邏輯判斷轉移條件（你的第二個）最後乙個就是描述狀態輸出（你的第三個），這第三個是為了防止可能帶來的毛刺所以採用同步暫存器輸出，要不你用二段式的時候輸出最好用時序電路打一拍再在輸出！
verilog三段式狀態機中的問題，第三個always 15
5樓：匿名使用者
第三個always這樣寫沒錯，但是
case的敏感變數是current_state,不是next_state.不知道你看的什麼書，但我還是推薦回你看下《verilog hdl程式設計與實
答踐》，裡面關於狀態機講的十分清楚！
6樓：匿名使用者
建議你好好看copy看狀態機的格式和模板。分為時序邏輯部分和組合邏輯部分
//時序邏輯部分
always@(posedge clk)
if(reset)
pr_state<=initial;
else
pr_state<=nx_state;
//組合邏輯部分
always@(input_signel,pr_state)begin
case(pr_state)
initial: begin……
nx_state=state1;
endstate1:……………………
state2:……………………
default:……………………
endcaseend
在用verilog編寫三段式狀態機的時候，我看網上很多地方都是提到格式如下：always @ (posedge clk or negedg
7樓：匿名使用者
1.第二段如果用時序邏輯，會導致你的狀態機對輸入條件的引起的變化多延遲一拍。
2.cs比ns慢一拍，如果用cs，你的o1,o2都會晚一拍。
8樓：風雷小草
都用時序邏輯的話，功能上沒有什麼區別，只是速度會慢一半。第三段假如case裡邊用cs的話，與第二段要麼相矛盾，要麼多此一舉。
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