1樓：甘秀珍年燕
這太簡單了，先列出真值表，寫出表示式，就能畫出與非門電路圖了
13. 用與非門設計四變數的多數表決電路。當輸入變數a、b、c、d有3個或3個以上為1時輸出為1，輸入為其它狀 10
2樓：匿名使用者
附圖的電路可以實現樓主的目的。
前四個3輸入與非門分別與不同組合的三個開關接通，當所有的開關不合上時，與非門輸入端全部被下拉電阻置0。這四個3輸入與非門都輸出1，則後乙個4輸入與非門輸出0。
當任意乙個3輸入與非門的開關被全部接通（有3票同意），則該與非門的輸入腳全部置1，它將輸出0，這樣後乙個4輸入與非門的其中乙個輸入腳0電位，則輸出為1，達到樓主設定的目的。
用與非門設計乙個四變數多數表決電路 急求。 5
3樓：匿名使用者
1.確定輸入du、輸出變數
①輸入變數：
a、zhib、c、d ―――→ 四名評判員dao ②輸出回變數： f ―――→ 燈
③用正邏答輯表示：a=1，表示同意，a=0表示判不同意； b=1，表示同意，b=0表示判不同意； c=1，表示同意，c=0表示判不同意。
d=1，表示同意，c=0表示判不同意。
f=1，表示燈亮，f=0表示燈不亮。 2、列出真值表3、函式式
_ _ _ _
f=abcd+abcd+abcd+abcd+abcd4畫圖
4樓：love藝顏
(1)真值表
abcd f
0000 0
0001 0
0010 0
0011 0
0100 0
0101 0
0110 0
0111 1
1000 0
1001 0
1010 0
1011 1
1100 0
1101 1
1110 1
1111 1
(2)邏輯du函式
f=abcd+abcd'+abc'd+ab'cd+a'bcd=abc+abd+acd+bcd
(3)與非zhi形式dao
f=[（
專abc）'（abd）'（acd）'（bcd）']'=｛屬[ab(c'd'）']'[cd(a'b')']'｝』（4）
5樓：匿名使用者
最後那個框裡應該是≥1吧
用與非門設計三變數判奇電路,當輸入變數a b c中有奇數個1時,輸出為1,否則為0.寫出詳細的邏輯函式表示式
6樓：匿名使用者
先寫出直值表：
abc y
000 0
001 1
010 1
011 0
100 1
101 0
110 0
111 1
再畫卡諾圖：
化簡，寫表示式：（本題無法化簡）
y=a'b'c+a'bc'+ab'c'+abc
7樓：精英英語高一
畫卡諾圖發現無法化簡：
w=a'b'c+ a' b c' + a b' c' +a b c
=[(a'b' c)'( a' bc')' ( a b' c')' (a b c)']' (這是只用與非門的)
8樓：匿名使用者
哎呦，這可是2023年，中國正式出版的書籍和期刊的公開技術檔案啊，
當時對於每個元器件的數值計算都十分清晰哇。
這是工農兵學員的作業額
設計乙個三變數多數表決電路，當輸入的三個變數中有兩個或兩個以上為1時，輸出為1，否則為0
9樓：大慶斑頭雁
3變數接74ls138的abc腳，與非門74ls20（只用乙個）的4個輸入腳分別接74ls138輸出的y3、y5、y6、y7腳，與非門輸出就是你要得的結果。
用與非門表決電路;三個輸入端,有兩個或兩個以上輸入為1,輸出結果為1,否則輸出結果
10樓：匿名使用者
3個輸入端,共8種情況,列出真值表,表示式一下就出來了,如果再把表示式等效轉換一下成只含有與非門的就
11樓：匿名使用者
三輸入端與非門必須3個輸入端全為1的情況下，輸出才為0。與非門工作狀態口訣為：有1出1，全1出0。
用與非門設計電路和用多路選擇器設計電路有什麼區別
用門電路設計組合電路,可能需要用到的閘電路品種比較多,門之間的連線較多專,pcb設計難度也大 若只用某一 屬種閘電路,則可能門的數量多,且不同的傳輸路徑上門的級數相差較大,即傳輸時延較大,則出現競爭冒險的可能較大。用典型組合邏輯積體電路進行電路設計,電路可能比較簡潔,ic的數量會比較少,連線較使用閘...
如何用與非門或或非門來實現非門的邏輯
與非門,有零出一,雙一出零 只要將其一端接高電平,另一端來1時出0,來0時出1即可。或非門反之,將一端接低電平 另一端來1出0,來0時出1,即非。把兩輸入端並在一起,就變成非門咯.與非門 1 1 1再非 0,或0 0 0再非 1 或非葉門相似.與非門的輸入端都是一樣的,就尤拉 與非門實現非門的邏輯 ...
試用兩輸入與非門設計3輸入的組合邏輯電路
你要求兩輸入端的與非門，就得用三 個 級電路，前兩個表決，最後乙個反相就行。邏輯一樣。用乙個三輸入的和乙個單輸入的與非門就簡單的多。用2輸入與非門設計乙個3輸入的組合邏輯電路。當輸入的二進位製碼小於3時，輸出為0 輸入大於等於3時，輸出1 根據要求分 bai別設a b c 三個輸入代 du表二進位制...