1樓：砂粒
bai cmos閘電路一般是由
dumos管構成，由於mos管的柵zhi極和其它各極間有dao絕緣層相隔，
版在直流狀態下，柵權極無電流，所以靜態時柵極不取電流，輸入電平與外接電阻無關。由於mos管在電路中是一壓控元件，基於這一特點，輸入端訊號易受外界干擾，所以在使用cmos閘電路時輸入端特別注意不能懸空。與門和與非門電路在使用時應採用以下方法：
由於與閘電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就為低電平，只有全部為高電平時，輸出端才為高電平。而與非門電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就是高電平，只有當輸入訊號全部為高電平時，輸出訊號才是低電平。所以某輸入端輸入電平為高電平時，對電路的邏輯功能並無影響，即其它使用的輸入端與輸出端之間，仍具有與或者與非邏輯功能。
這樣對於cmos與門、與非門電路的多餘輸入端就應採用高電平，即可通過限流電阻（500ω）接電源。
2樓：匿名使用者
非門就是反相器
與門不知道，正常都是與非門
如何處理cmos或非門多餘輸入端,為什麼
3樓：萬能導師
對於ttl和非閘電路，只要電路的輸入端有低電平輸入，輸出就高電平，只有當輸入端都是高電平時，輸出才低電平。根據其邏輯功能。當輸入端子外接大功率時，不影響其邏輯功能。
根據這一特點，應採取以下四種方法：
1．將多餘的輸入端連線到高電平，即通過限流電阻與電源連線。
2．根據ttl閘電路的輸入特性，當外部電阻較大時。輸入電壓高。這允許您掛起相當於外部高層的額外輸入。
3、通過接地電阻大，這也相當於輸入端子外部的高電平
4．當ttl閘電路工作速度不高時，訊號源具有較強的驅動能力，額外的輸入端子可與正在使用的輸入端子併聯使用。
擴充套件資料：
扇入係數ni：閘電路允許輸入的個數，稱為閘電路的扇入係數。
一般ni≤5且不大於8。在實際應用中，如果要求柵極電路的輸入端子數超過其風機輸入係數，可以使用擴充套件器或擴充套件器來增加輸入端子數，或者採用分層實現的方法。
典型柵電路的扇入係數為nor為4，nand為6。在實際應用中，如果要求閘電路的輸入端子數較小，且要求其風機輸入係數較小，則可根據閘電路的邏輯功能，將額外的輸入端子連線到高電平或低電平。
柵極電路輸入端子的增加會增加mos管串聯的總等效電阻，使輸出電壓偏離電源電壓或地平面。
4樓：利婭
1、與門和與非門電
路：由於與閘電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就為低電平，只有全部為高電平時，輸出端才為高電平。而與非門電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就是高電平，只有當輸入訊號全部為高電平時，輸出訊號才是低電平。
所以某輸入端輸入電平為高電平時，對電路的邏輯功能並無影響，即其它使用的輸入端與輸出端之間仍具有與或者與非邏輯功能。這樣對於cmos與門、與非門電路的多餘輸入端就應採用高電平，即可通過限流電阻（500ω）接電源。
2、或門、或非門電路：或閘電路的邏輯功能是輸入訊號只要有高電平輸出訊號就為高電平，只有輸入訊號全部為低電平時，輸出訊號才為低電平。而或非門電路的邏輯功能是輸入訊號只要有高電平，輸出訊號就是低電平，只有當輸入訊號全部是低電平時輸出訊號才是高電平。
這樣當或門或者或非門電路某輸入端的輸入訊號為低電平時並不影響閘電路的邏輯功能。所以或門和或非門電路多餘輸入端的處理方法應是將多餘輸入端接低電平，即通過限流電阻（500ω）接地。
因為cmos 閘電路一般是由mos管構成，由於mos管的柵極和其它各極間有絕緣層相隔，在直流狀態下，柵極無電流，所以靜態時柵極不取電流，輸入電平與外接電阻無關。由於mos管在電路中是一壓控元件，基於這一特點，輸入端訊號易受外界干擾，所以在使用cmos閘電路時輸入端特別注意不能懸空。
5樓：匿名使用者
接低電平，這樣不影響其它輸入，不接也不行，其電容可以累積一定的電荷使其變成高電平。
怎麼用mos管構成與門和或門，還有大家都喜歡用與非門和或非門 為什麼？
6樓：
mos管構成與門、或門、與非門和或非門如下圖，從中可以看出，與門和或門由兩級電路構成，且用的器件較多，即影響速度又降低整合度，所以用與非門和或非門多。
1.與門：
2.或門：
3.與非門：
4.或非門：
7樓：匿名使用者
統一閘電路輸出高低電平，避勉因為閘電路級聯導致高電平逐漸降低，低電平逐級公升高。如何構建或門，自己靜心翻下閘電路章節，裡面有詳細介紹
8樓：孔伶兒
可以去圖書館參考 數位電路課本 上面都有的，簡單的要死。。。不過不好理解
9樓：
因為與非或非門具有邏輯完備性。
請問cmos與門和coms或門的電路圖該怎麼畫
10樓：琉璃易碎
如圖：cmos閘電路一copy般是由mos管構成，由於mos管的柵極和其它各極間有絕緣層相隔，在直流狀態下，柵極無電流，所以靜態時柵極不取電流，輸入電平與外接電阻無關。由於mos管在電路中是一壓控元件，基於這一特點，輸入端訊號易受外界干擾，所以在使用cmos閘電路時輸入端特別注意不能懸空。
與門和與非門電路在使用時應採用以下方法：
由於與閘電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就為低電平，只有全部為高電平時，輸出端才為高電平。而與非門電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就是高電平，只有當輸入訊號全部為高電平時，輸出訊號才是低電平。所以某輸入端輸入電平為高電平時，對電路的邏輯功能並無影響，即其它使用的輸入端與輸出端之間，仍具有與或者與非邏輯功能。
這樣對於cmos與門、與非門電路的多餘輸入端就應採用高電平，即可通過限流電阻（500ω）接電源。
11樓：匿名使用者
cmos與非門，或非門，非門是基本門，與門和或門都是用與非門和或非門和非門組成的，現實中的晶元也都是這樣的電路。
如何用與門、或門和非門組成（與或非門）？（求電路圖）
12樓：活太累我的罪
非門就是其實就是乙個n溝道
增強型的mos管，也就是乙個反相器。與門就是兩個串聯的n溝道增強型mos管和兩個併聯的p溝道增強型mos管。每個輸入端連到乙個n溝道和乙個p溝道mos管的柵極（這是與非門），輸出端再連乙個非門（就是上面提到的反相器) (加乙個非門是為了把與非變成與）或門就是兩個併聯的n溝道增強型mos管和兩個串聯的p溝道增強型mos管。
每個輸入端連到乙個n溝道和乙個p溝道mos管的柵極。(這是或非門），輸出端再連乙個非門（原理和與非門的一樣）
13樓：匿名使用者
需要實現什麼功能的電路？
怎麼用電晶體畫與門、或門原理圖
14樓：迷途の烏鴉
先要明白 電晶體在
飽和和截止（即開關工作模式）的原理
然後根據數字邏輯知識內，就可以畫出來了
關鍵還是 bjt 和容cmos fet的工作原理 ，這些模擬電路基礎知識要懂才行
閘電路都是電晶體開關電路
原理圖教科書上不都有嗎，找本教材看啊
下面是個cmos fet的與門圖，或門原理也一樣類似：
15樓：曾經最美
靜態cmos邏輯非bai
門：源極與vdd相連的是dupmos，源極zhi與gnd相連的是nmos。下面是非門中dao兩個mosfet的u-i曲線專，從中可看出非門的屬靜態電壓傳輸特性(vtc)：
下面是非門的vtc：非門太簡單了，只用**解釋。下面是與非門（如果要與門，只要級聯上乙個非門即可；也可以改變結構，用多個與非加乙個或非，減小扇出）2-input nand：
先看上拉網路(pull-up network, pun)，只要有乙個輸入為低電平，輸出就會短路到vdd。再看下拉網路(pdn)，只要有乙個輸入為低，相應的nmos就會斷開；只有當a和b都是高電平時，輸出才會短路到gnd。因此得到真值表，看出它是與非門。
下面的四輸入nand類似。4-input nand：
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