幫忙看一段關於賦值的verilog程式

2021-03-17 09:56:40 字數 879 閱讀 2356

1樓:宋桓公

首先:最好寫成非阻塞賦值,保證所有的訊號是同時置0的if(rst)

begin

data0[3:0]<=0;

data1[3:0]<=0;

data2[3:0]<=0;

end其次,你是否確定你的rst是高電平復位,而不底電平復位嗎?

如果 是低電平復位,應寫成:

always @(posedge key1 or negedge rst) //個位加

if(!rst)

begin

data0[3:0]<=0;

data1[3:0]<=0;

data2[3:0]<=0;

end望採納,歡迎追問~~

2樓:曾淩青

**上是沒有什麼問題,最好看一下底層的電路圖。還有,**最好分成三個always語句。

3樓:匿名使用者

按rst的時候也要按下key1,有時鐘才會起作用

verilog裡面assign {cout,sum}=a+b+cin是什麼意思

4樓:匿名使用者

全加器主功能**

assign是線網賦值

{}大括號是連線符號既:比如sum是三位的,cout是一位的,則就是四位的且cout是最高位(加在sum的最高位)

等號後面應該了解吧

5樓:嵌入式計算機

實現全加器的功能。a,b為加數和被加數,cin為和之溢位位,cout為進製輸出,若是半加器,可以不用輸出此位

6樓:匿名使用者

進製加法器,cout表示進製輸出,sum表示和

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