verilog怎麼實現迴圈巢狀,verilog的module中怎樣迴圈呼叫另外幾個module

2022-11-15 17:36:04 字數 1255 閱讀 8430

1樓:沉鬱別特

用兩個計數器的方式來實現,達到計數值之後就輸出,應該不難。

但是你的值有點大,那這個計數器的寬頻有點大了

2樓:喻尋梅進欣

千萬別把verilog當c語言來用,乙個c程式可以迴圈巢狀n次,但是乙個verilog模組中是絕對做不到的。

3樓:匿名使用者

用74161兩塊就可以實現了。。。

verilog的module中怎樣迴圈呼叫另外幾個module?

4樓:匿名使用者

模組和模組之間的呼叫,簡單的認為就是模組之間埠的匹配連線,要呼叫兩次,就直接例化兩次呼叫的模組,並與當前模組進行介面匹配連線就行了

從事音訊裝置開發好多年——vx:xuquanfugui-2020

5樓:匿名使用者

模組之間呼叫不靠譜吧,反正我是沒有用過,因為不同的模組之間是並行執行的,過程塊才是順序執行。你如果是想寫出能像c函式一樣可呼叫的,你可以試下把其它模組寫成任務啊;任務(task)可以在always塊中呼叫而達到迴圈呼叫,

6樓:

module topmod();

...submod1 u1(...); //這裡就是呼叫子模組submod2 u2(...);

endmodule

module submod1(...)

...endmodule

module submod2(...)

...endmodule

上述所有放主程式topmod.v裡即可。子程式也可以拆分出去,分別命名為submod1.v, submod2.v。

verilog中的for迴圈怎麼用的? 5

7樓:匿名使用者

for不能單獨拿出來用,應該也要放在類似always塊裡,應該加initial 就可以了

module heerself;

reg [3:0] s1[2:1],s2[2:1];

integer k;

initial

begin

s1[2]=4'b1110;

s1[1]=4'b0001;

endinitial begin

for(k=1;k<3;k=k+1)

s2[k]=s1[k];

endendmodule

在modelsim下驗證過了

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