1樓：
前**用的，無法綜合的。
例如：#5 data_in = data_tmp;
就是延遲5個時間單位後
，在進行複製。
具體延遲多少，得看你的 timescale`timescale n/n
根據這個來看你具體延遲的時間
2樓：愛露
verilog hdl是一種硬體描述語言（hdl:hardware description language），以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。
#1 a=1;#表延遲，延遲乙個時間單位後執行a=1;語句
#1 b=1; 延遲乙個時間單位後執行b=1;語句
3樓：匿名使用者
這得分情況的，如果出現在賦值語句前面或者中間，表示延時，比如：
#5 variable1 = ***x;
varibale2 = #6 ***x;
如果出現在模組例項化的時候，既可以表示延時，又可以表示對模組內部parameter的重新賦值，比如：
對於閘電路，表示延時：nand #(3,4) nand1(a,b,c)->輸入a，b各延時3和4個單位
對於一般模組，表示對parameter的重新複製，如：
你定義了而乙個子模組：
module sub_module（clk,rst,....);
parameter width=8;
parameter addr=5;
.....
...endmodule
然後在乙個頂層模組中例項化sub_module，但是你要改變sub_module中定義的parameter值，可以這樣：
sub_module #(32,6) u1(clk,rst.....);
這樣的話，width和addr就分別為32和6了
4樓：邰懷蕾範掣
@英文為
at,就是表示條件，即當(
posedge
clock
)時候@一直翻譯為at的，其實和郵箱位址中的@一樣，不過就是郵箱中的@表示位置而已
5樓：匿名使用者
延遲#1 延遲1個定義的時間單位
#2 延遲2個定義的時間單位
。。。。
6樓：匿名使用者
前**用的，無法綜合的。
for（i=1；i++；）
5個時間單位後a去反就實現了a的資料的定義，就不用在**的時候手動設定波形了。
7樓：匿名使用者
表示時延的意思，例如 #3表示延遲3個單位時間，#0表示延遲0個時間單位
8樓：匿名使用者
延時符號，產生波形時用
在Verilog語言中 是什麼意思
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